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発明の名称 テストパターン発生装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−11544
公開日 平成6年(1994)1月21日
出願番号 特願平5−101710
出願日 昭和58年(1983)11月7日
代理人 【弁理士】
【氏名又は名称】高橋 明夫 (外1名)
発明者 川口 郁夫 / 稲舘 昌明 / 菊地 修司
要約 目的
テストパターンの出力タイミングを被検査LSIに応じてプログラマブルに変えることができるパターン発生器を提供する。

構成
メモリ部の周辺に少なくとも複数個のレジスタを有する被検査LSIに対してテストパターンを発生するテストパターン発生装置であって、上記被検査LSIの機能に応じて上記メモリをテストするため、上記被検査LSIに与えられるアドレスやデータの印加テストサイクルタイミングから上記被検査LSIの出力データが出力されるまでの遅延テストサイクル数を、該メモリテストの期待値データの出力遅延タイミングとして設定し、上記被検査LSIの出力データと該メモリテストの期待値データとが同一テストサイクル内で比較できるように期待値データの出力タイミングを調整する。
特許請求の範囲
【請求項1】メモリ部の周辺に少なくとも複数個のレジスタを有する被検査LSIに対してテストパターンを発生するテストパターン発生装置において、上記被検査LSIの機能に応じて上記メモリをテストするため、上記被検査LSIに与えられるアドレス,データおよび制御データのうちの少くも1つについての印加テストサイクルタイミングから上記被検査LSIの出力データが出力されるまでの遅延テストサイクル数を、該メモリテストの期待値データの出力遅延タイミングとして設定し、上記被検査LSIの出力データと該メモリテストの期待値データとが同一テストサイクル内で比較できるように期待値データの出力タイミングを調整する手段を備えたことを特徴とするテストパターン発生装置。
発明の詳細な説明
【0001】
【発明の利用分野】本発明は、メモリテストに用いられるテストパターン発生装置に係り、特に被検査LSI(大規模集積回路)のメモリ周辺のロジック構成に応じて、テストパターンの出力タイミングをずらして発生するのに好適なテストパターン発生装置に関するものである。
【0002】
【発明の背景】従来から、半導体メモリを対象にして、その被検査メモリをテストするためのアドレス,データ,読出し,書込み制御信号等のテストパターンをマイクロプログラムコントロール方式などによって発生するテストパターン発生装置が知られている。それは半導体メモリだけを対象としているので、発生されたテストパターンは、マイクロプログラムに記述された1ステップごとの内容の処理結果が1ステップごと同時に被検査メモリに対して与えられるように構成されている。もちろん、与えられるデータに基づいて被検査メモリの詳細なタイミング性能を調べるため、タイミング発生器からの種々の異なったタイミング信号を用い、被検査メモリへの入力タイミングを微妙に変化させうる機能がメモリテスタの必要な1機能として設けられていることも知られている。特に、被検査メモリへのデータの入力後、被検査メモリ内での信号伝達遅延後に出力された出力データが期待値データと比較されるので、再びテスタに戻ってくるまでのラウンドトリップデイレイを考慮し、期待値データは入力パターンデータよりも時間的に遅延させることが知られている。そして、これらは、パターン発生装置から発生された1ステップごとのデータに対し、最大でも1ステップ後までの範囲(発生されたステップも含めてステップ以内)の高精度で時間的位置決め制御が行われるようになっている。しかしながら、反面、この1ステップ後を超えるような位置までずらして制御することは、高精度を必要とする従来のタイミング発生器を用いたのでは困難である。たとえば、このような信号の遅延をカウンタによって行うことを考えた場合、高精度化のために分解能を高く取っているので、カウンタの段数が多くなって精度的にもハードウエアの規模としても実現が困難となっていた。
【0003】近年、メモリとロジックの両機能を内蔵した高機能のLSIにおいて、この問題点が顕在化してきた。
【0004】図1は、メモリ・ロジック両機能内蔵のLSIの一例の構成図であって、高速化や他のロジックとのタイミング合わせを目的としたレジスタ(パイプラインレジスタ)がメモリの周辺に設けられたLSIの回路例を示すものである。ここで、メモリ1のアドレス入力Addの前には、2段の各パイプラインレジスタ2,3、データ入力DINおよび書込み・読出し制御信号(メモリ制御信号)入力WEの前には各1段のパイプラインレジスタ4,5、更にデータ出力DOUTの後には3段の各パイプラインレジスタ6,7,8が設けられ、それぞれ同一のクロック入力CKで制御される。
【0005】図2は、メモリテストパターンの一例の記述フォーマット図であって、メモリをテストするために記述される一般的なマイクロプログラム命令を示したものである。ステップ番号S1では、アドレスA1にデータD1を書込み命令Wによって書き込む命令を、ステップ番号S2では、アドレスA2のデータを読み出し命令Rによって読みだし、期待値D0を比較させる命令を記述したものである。なお、いずれの場合でもシーケンス命令種別(例えばインクリメントInc)を含んでいる。もちろん、印加データと期待値データとが同一フィールドに記述され、読出し/書込み命令R/Wに応じて、その内容が各個に使い分けられるようになっている場合もある。
【0006】図3は、従来のテストパターン発生装置による被検査LSIの動作タイミング図であって、図2のように記述されたテストパターンの発生命令を、従来のテストパターン発生装置によって図1の被検査LSIに入力した場合のデータタイミング関係を示すものである。なお、図中で符号9〜20で示す各データは、図1中で同符号を付した箇所におけるものである。
【0007】メモリを対象とした従来のパターン発生装置によれば、図2のステップS1に書かれた書各内容A1,Di,Wは同時にタイミングT1で出力される。いま、図1のクロック入力16がパターン発生装置のステップタイミング(通常、テスタ動作の説明ではこれをテストサイクルと呼ぶが、ここではテストプログラムのステップに対応して説明するため、以下、ステップタイミングと称して説明する)T1,T2,…と同一とした場合、これら出力されたA1,Di,Wは、それぞれタイミングT3,T2,T2(図3中、〇印で示したもの)でメモリ入力端に到達する。また、図2のステップS2で記述された各内容A2,Rは、それぞれタイミングT43(図3中、◎印で示したもの)でメモリ入力端に到達し、メモリからの出力データD0は、タイミングT7(図3中、◎印で示したもの)でLSIの出力端に到達する。したがって、図2で記述したパターンデータは、メモリの入力端では正しく入力されず、このようなタイミングずれは、メモリ・ロジック両機能内蔵のLSIの構成によって各個に異なったものとなり、従来のパターン発生装置では対応が不可能となることが明らかである。
【0008】
【発明の目的】本発明の目的は、上記した従来技術の欠点をなくし、テストパターンの出力タイミングを被検査LSIに応じてプログラマブルに変えることができるパターン発生器を提供することにある。
【0009】
【発明の概要】本発明に係るテストパターン発生装置は、メモリ部の周辺に少なくとも複数個のレジスタを有する被検査LSIに対してテストパターンを発生するテストパターン発生装置において、上記被検査LSIの機能に応じて上記メモリをテストするため、上記被検査LSIに与えられるアドレス,データおよび制御データのうちの少くも1つについての印加テストサイクルタイミングから上記被検査LSIの出力データが出力されるまでの遅延テストサイクル数を、該メモリテストの期待値データの出力遅延タイミングとして設定し、上記被検査LSIの出力データと該メモリテストの期待値データとが同一テストサイクル内で比較できるように期待値データの出力タイミングを調整する手段を備えたことを特徴とする。
【0010】なお、これを補足して説明すると、たとえば、テストパターン発生部(従来のテストパターン発生装置に相当するもの)の出力段に、被検査LSI内のパイプラインの段数を調整(補償)するものを設け、そのパターンデータ(図2ではマイクロプログラムにより記述されたもの)が上記LSIのメモリ入力端で正しく与えられるようにするものである。
【0011】
【発明の実施例】以下、本発明の実施例を図に基づいて説明する。図4は、本発明に係るテストパターン発生装置の一実施例の構成概念図である。ここで、パイプライン段数調整器22は、テストパターンの出力タイミング調整手段に係り、パターン発生部21からのパターン出力データの種類(アドレス,データ等)の数に応じ、各パターン出力データのビット幅を有するシフトレジスタ23〜26と、その任意段数から上記パターンデータを入力するためのデータ入力プログラマブルポインタ27〜30とからなっている。
【0012】各シフトレジスタ23〜26のシフト用のクロックCK1〜CK4は、被検査LSIの構成が不明なため、各独立に与えられるようにしているが、図1の例を対象にした場合には、すべて共通としてパターン発生ステップのS1,S2,…と同一タイミングでよいことは明らかである。そして、テスト開始までに図1の例に対して本実施例の上記各ポインタ27〜30を、各シフトレジスタ23〜26の出力側から数えて1段目,2段目,2段目,7段目(ビット対応各構成レジスタSR1,SR2,SR2,SR7)にセットし、被検査LSIのメモリ周辺のパイプラインレジスタの段数と、シフトレジスタからデータが出力されるまでの段数とを加え合わせた段数が各パターンデータについて等しくなるようにしておく。
【0013】これにより、パターンプログラムを記述する際に、図1のようなLSI内部の構成を意識することなく、図2のようなプログラムを従来通りに記述することが可能となる。もちろん、パイプライン段数調整器22内の各シフトレジスタ23〜26の段数は、所望の被検査LSIに対して充分なものを用意しておくとともに、前述したように、入力データと期待値データとが同一フィールドで表わされる場合は、R/W出力を用いてパターン発生部21からの出力を、各シフトレジスタ23〜26に振り分けることにより、実現することが容易に可能である。
【0014】また、各出力パターンデータに対する制御クロックが異なる場合には、パイプライン段数調整器22の入力クロックとして、タイミング発生器から各個に異なった位相を有する信号をシフトクロック信号として与えればよい。図4のような概念を具体化することは容易であり、シフトレジスタを使ってデータの入力位置を変える本実施例の他にFIFO(先入れ先出しレジスタ)を用いて、FIFOへのクロックを制御する方法等も考えられる。
【0015】図5は、図4のシフトレジスタの一実施例のブロック図であって、図4の実施例の印加データ出力を制御しているシフトレジスタ24について示した具体的回路構成例であり、シフトレジスタは7段構成のものとなっている。ここで、31〜37は、シフトレジスタを構成するフリップフロップであり、パターン発生部21からの出力データは、データマルチプレクサ38〜44とポインタ発生器(例えば、いわゆる3−8デコーダ)45とから構成されるデータ入力プログラマブルポインタ28により、シフトレジスタ24の任意の段数から入力することができる。
【0016】いま、ポインタ制御入力データ(図4の概念図では図示省略にある。)として、上記ポインタ28を図4の位置にセットするため、10進数値「2」が与えられたとき、ポインタ発生器45の出力OUT0〜7は、デコード出力46だけがH(高レベル)となり、残りがL(低レベル)となる。
【0017】これにより、パターン発生部21からの出力は、マルチプレクサ39からフリップフロップ32(構成レジスタSR2)に直接入力され、他は各構成レジスタ間のシフト動作に従ってシフトされる。そして、フリップフロップ32よりも前段からの出力は、マルチプレクサ39の片側禁止入力ゲート48により、フリップフロップ32とは切離される。一方それ以降のデータは、シフトクロックCK2により、そのまま構成レジスタ間を出力端まで伝達される。
【0018】以上のように、本実施例では、あらかじめテスト前にポインタ制御入力データを被検査LSIの構成に合わせてセットしておくことにより、前述した目的を実現しうるものである。なお、本実施例では、パターンデータの種類(アドレス,データ等)ごとにまとめてタイミングを制御するような構成としたが、同一データ内の各ビット間でタイミングを変えなければならない場合には、シフトクロック入力を各個別に設けることによって容易に実現可能なことは明らかである。
【0019】
【発明の効果】以上、詳細に説明したように、本発明によれば、被検査LSIのメモリ周辺のロジック構成に応じて、出力タイミングを任意にずらして所望のテストパターンを出力しうるテストパターン発生装置を実現することができるので、めもり周辺に存在するロジック(主にクロックを必要とする1段以上のレジスタ)を意識することなく、メモリテストパターンの記述を行うことが可能となり、LSIの検査,試験の高度化,高精度化,信頼性向上,効率向上に顕著な効果が得られる。
【0020】




 

 


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